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Design Engineer - Chip Floorplanner
AI 요약
Broadcom ASIC Products Division에서 AI, 네트워킹, 컴퓨팅 등 최첨단 SoC 설계를 위한 플로어플래닝 엔지니어를 채용합니다. 3nm 이하 공정 노드에서 칩 레벨 물리 아키텍처 및 통합을 담당하며, 다이 레이아웃 정의, 매크로 배치, 전력망 설계, 타이밍 클로저 등을 수행합니다. VLSI 설계 원리 및 ASIC 물리 설계 경험, TCL 스크립팅 및 Linux 환경 능숙, Cadence 등 물리 설계 툴 경험이 필수적입니다. 전기/컴퓨터 공학 학사 이상 및 관련 경력 10년 이상 요구됩니다.
주요 업무
최첨단 ASIC을 위한 칩 레벨 물리 아키텍처 및 통합 담당, 3nm 이하 공정 노드에서 다이 레이아웃 정의 및 최적화, 다이 크기 추정, 계층 구조 정의, 주요 기능 블록, 메모리 및 I/O 구조 배치, 매크로 배치, 전력망 설계, 클럭 분배 계획, 핀 배치 및 피드스루 최적화, RTL, 타이밍, 패키징 팀과 협력하여 PPA 목표 달성, 최상위 타이밍 클로저, 혼잡 분석 및 ECO 구현 주도, 블록 소유자 및 통합 팀과 협력하여 블록 레벨에서 최상위 레벨로의 수렴 지원, 교차 기능 설계 통합 지원, 설계 흐름 자동화 및 방법론 개발 기여
자격 요건
필수: 전기 또는 컴퓨터 공학 학사 학위 및 12년 이상의 관련 경험 또는 석사 학위 및 10년 이상의 관련 경험, VLSI 설계 원리 및 ASIC 물리 설계 기초에 대한 강력한 이해, 플로어플래닝, 다이 파티셔닝, 계층적 설계에 대한 깊이 있는 경험, PLL, 클럭 네트워크, 전력 공급 및 타이밍 중요 구조에 대한 실무 지식, 물리 검증, DRC/LVS, 혼잡/전력 분석에 대한 숙련도, TCL 스크립팅 및 Linux 환경에 대한 강력한 경험, 뛰어난 커뮤니케이션, 조직 및 문제 해결 능력.
우대: Python, Perl, Ruby 경험, Cadence 또는 동등한 물리 설계 툴 경험
기술 스택
TCLLinuxPythonPerlRubyCadence