IP Integration Engineer

Broadcom의 die-to-die PHY 상세 이해 개발, 아날로그/디지털 설계/물리적 구성/DFT/타이밍/고객 등 다양한 기능 팀과 협력하여 PHY 구축, 물리적 구성 팀 및 인터포저 설계 팀과 협력, 아날로그 및 물리적 구성 팀과 협력하여 고 IO 밀도 PHY의 크기와 전력 공급 최적화, 다양한 사용 사례 및 워크로드에서 전력 무결성 분석, ASIC 구성 팀을 위한 PHY 통합 문서 개발/작성, ASIC에 PHY IP 통합을 위한 체크리스트 작업 개발, IP 빌드 팀과 협력하여 PHY 품질 교차 검사 완료, 고객 및 ASIC PHY 통합 질문 지원.

필수: 전기 또는 컴퓨터 공학 학사 학위 및 5년 이상의 관련 경험 또는 석사 학위 및 3년 이상의 관련 경험, ASIC 설계 흐름 이해, 전력/면적/속도 트레이드오프 이해, FinFET 및 GAA 토폴로지 기본 이해, Cadence Innovus 또는 동등 툴셋 경험, Tempus 또는 Primetime 타이밍 보고서 판독 경험, 강력한 의사소통 능력, 팀 플레이어, 멀티태스킹 능력, 체계적이고 세부 지향적인 태도, 일정 관리 능력. 우대: Cadence Virtuoso 경험, RTL 언어(SystemVerilog, Verilog, VHDL) 경험 또는 교육 과정 이수, 스크립팅 언어(Skill, TCL, Ruby, Bash, Perl, Python 등) 경험, 타이밍 보고서 및 위반 수정 전략 숙지, Ansys Redhawk 경험 또는 친숙도, AI 도구(ChatGPT, Gemini, Cursor) 실무 지식.