Design Verification Engineer

• 커스텀 IP 블록, 서브시스템(컴퓨트, 인터커넥트, 메모리 등) 또는 풀칩 SoC 레벨의 기능 검증 수행 • 아키텍처 및 마이크로아키텍처 사양에 기반한 검증 계획 정의 • SystemVerilog/UVM 또는 동등한 방법론을 사용한 테스트벤치 개발 • 높은 커버리지와 정확성 확보를 위한 자극 생성기, 체커, 모니터, 스코어보드 구축 및 유지관리 • 버그 트리아지(Triage), 근본 원인 분석 및 설계 팀과의 협력을 통한 문제 해결 • 블록 및 탑 레벨 환경의 회귀 테스트(Regression) 인프라, 커버리지 분석 및 클로저 기여

• 전자공학(EE), 컴퓨터공학(CE), 컴퓨터과학(CS) 또는 관련 분야 학사/석사 학위 • 산업 표준 플로우를 이용한 복잡한 IP 또는 SoC 설계 검증 경력 3년 이상 • SystemVerilog, UVM 및 일반적인 시뮬레이션/디버그 도구(VCS, Questa, Verdi 등) 숙련 • 컴퓨터 아키텍처 개념, 메모리 및 캐시 시스템, 일관성(Coherency), 인터커넥트 및 ML 연산 기본 원리에 대한 강력한 지식 • (우대) 성능 모델링, 형식 검증(Formal Verification) 또는 에뮬레이션 경험 • 미국 수출 통제 법규 및 규정에 따른 법적 자격 요건 충족 필요