RTL & Co-design Engineer (junior)

주요 가속기 서브시스템을 위한 마이크로아키텍처 및 RTL 설계 및 구현; 성능 모델링 및 타당성 분석을 포함한 아키텍처 연구 기여; 하드웨어/소프트웨어 공동 설계 및 워크로드 적합성 보장을 위한 소프트웨어, 시뮬레이터, 컴파일러 팀과의 협업; 기능적 정확성, 타이밍 클로저, 면적/전력 목표 달성 및 통합을 위한 DV 및 PD 팀과의 파트너십; 설계 의도 검증을 위한 성능 및 기능 모델 구축 및 검토; 실리콘 라이프사이클 전반에 걸친 디자인 리뷰, 문서화 및 브링업(Bring-up) 지원.

컴퓨터 아키텍처, AI/ML 하드웨어-소프트웨어 공동 설계(워크로드 분석, 데이터플로우 매핑, 가속기 알고리즘 최적화 등) 관련 대학원 수준의 연구 또는 산업계 경험; Verilog/SystemVerilog를 이용한 프로덕션 품질의 RTL 작성 및 복잡한 블록의 테이프아웃(Tape-out) 실적; AI/ML 또는 고성능 컴퓨팅(HPC) 시스템을 위한 하드웨어 설계 모델 또는 아키텍처 시뮬레이터 개발 경험; 업계 표준 설계 도구(Lint, CDC/RDC, Synthesis, STA) 및 방법론 숙지; 아키텍처, ML 시스템, 컴파일러 및 검증 팀과의 교차 기능적 협업 능력; 알고리즘부터 회로까지 추상화 계층 전반을 아우르는 문제 해결 능력.