PD Engineer, Annapurna Labs

블록 물리 구현 주도(synthesis, floor planning, bus/pin planning, place and route, power/clock distribution, congestion analysis, timing closure, IR drop analysis, physical verification, ECO, sign-off). 클라우드 인프라 개발을 통한 물리 설계 지원. RTL2GDS flow/methodology 개선으로 PPA 및 TAT 향상. 프로젝트 추적 및 QoR/stats 시각화를 위한 대시보드/중앙 리포트 생성. RTL, Package Design, DFT 및 기타 팀과 협업하여 방법론/효율성 개선 및 이슈 해결. EDA tool vendor와 협력하여 신규 툴 평가, 버그 해결, 사용성 개선.

필수: Electrical Engineering 또는 관련 전공 학사 학위. EDA tools(Cadence, Mentor Graphics, Synopsys 등)를 활용한 Block Design 경험. synthesis, equivalency verification, floor planning, bus/pin planning, place and route, power/clock distribution, congestion analysis, timing closure, IR drop analysis, physical verification, ECO 경험. sign-off 활동(timing, ir/em, physical verification)에 대한 깊은 이해. 우대: CAD tools를 활용해 synthesis, formal verification, floor planning, place and route, power/clock distribution, timing closure, IR drop analysis, physical verification, ECO 등의 flow를 개발한 경험. IP 통합 4년 이상 및 물리 도메인에서 IP 요구사항을 정의·추진한 경험. design parameters 및 QOR metrics 추출/분석 경험.