Physical Design Engineer - Static Timing Analysis, Annapurna Labs, Cloud Scale Machine Learning

block 및 full-chip 수준의 static timing analysis flow 개발 및 유지, timing constraint 작성·디버깅·검증, STA 실행 및 팀원/리드에게 피드백 제공, timing issue 해결을 위한 ECO 및 constraint 수정 가이드 제공, timing analysis 자동화 스크립트 및 리포트 생성, RTL/Arch 및 physical design 팀과 협업.

필수: scripting 또는 coding 경험, EE/CS 관련 학위 및 경력(BS+6년, MS+4년, PhD+2년), timing analysis fundamentals 전문성, Static Timing Analysis 1년 이상, timing constraint 개발 1년 이상, PrimeTime/Tempus 등 EDA 툴을 활용한 Timing Analysis 경험, RTL-to-GDSII 기반 ASIC Physical Design 이해, IR/EM·physical verification·DFT 등 sign-off 활동 이해, Tcl/Perl/Python 스크립팅 1년 이상. 우대: 멘토링/리딩/코칭 경험, STA flow 개발 경험, ECO flow 경험(PT-DMSA, Tempus-ECO, Tweaker 등), 16nm 이하 선단공정 경험, STAR-RC/Quantus 등 parasitic extraction 툴 경험, SPICE/SPECTRE 기반 회로 레벨 분석 경험, DDR/HBM/PCIe/Die-to-Die 등 IO 인터페이스 타이밍 경험.