Sr. SDE, MLA hardware/software co-design, Annapurna Labs Machine Learning Acceleration

Pre-silicon 하드웨어/소프트웨어 공동개발 주도, architecture/design/emulation 팀과 협업하여 차세대 AI 칩 개발, bare-metal software 및 ML workloads 작성, SoC end-to-end 기능/성능 검증, post-silicon flow 자동화 프레임워크 구축 및 유지, ASIC/SoC 검증·물리설계 관련 기술 이슈 해결, 기술적 이니셔티브 및 핵심 산출물 리드

필수: ASIC implementation/synthesis/STA/physical design 7년+, digital design in communication systems 7년+, full-custom analog or RF layout 7년+, wireless communications systems and implementation 7년+, Post-Silicon Flow automation framework 8년+, verification in communication systems 7년+, UVM/C/System C/scripting 5년+, emulation 3년+, Electrical Engineering 또는 관련 학사, UVM 및 Matlab 지식, multi power islands/power gating 지식, OFDMA/TDMA/CDMA 지식, wireless PHY~application endpoint 네트워크 아키텍처 이해, SPI/I2C/I3C/UART 지식, Python 및 Embedded C, communication theory/OFDM/MIMO/Digital-Wireless Communication Systems/RF engineering 경험, 4G/5G/WiMAX/802.11ad/microwave backhaul/DVB-S2/DVB-C 등 RF 표준 경험, physical synthesis methodology/scripts, 양산 칩 tape-out 및 volume production 경험, low power design, modem L1/L2 algorithms 및 architecture, MATLAB/Python/C++ 기반 link/system simulator 개발, MATLAB/Python/Perl 기반 test setup automation, Agile/TDD/BDD/CI/Git, PHY/MAC layer HW/SW를 SoC/FPGA/GP processor 타깃으로 개발한 경험, 기술 리드 경험, version control 및 CI/CD pipeline 구현, Bare Metal Environment 개발(linker scripts, page tables, NVIC) 경험. 우대: EE 석사/박사, RTL coding/debug 및 performance/power/area trade-off, modern ASIC/FPGA design & verification tools, SOC bring-up 및 post-silicon validation 경험.