Senior RTL Engineer, Interconnect Design

NoC fabric, switch, router, bridge, protocol adapter, arbiter, traffic-management logic 및 off-chip protocol bridge/interface의 마이크로아키텍처와 RTL 설계/개발/납품, 외부 파트너와의 네트워킹 및 인터페이스 프로토콜/실리콘 IP 개발 주도, 성능 팀과 트래픽 패턴 분석 및 병목 최적화, 검증 팀과 verification strategy/coverage/assertion/stress/debug 계획 수립, 물리 설계 팀과 타이밍/전력/면적/배치·배선 제약을 고려한 구현 협업, 설계 리뷰/문서화/멘토링 및 재사용 가능한 RTL·통합 방법론 정립.

필수: 복잡한 SoC interconnect, NoC, coherent fabric, memory subsystem, cache-coherent 또는 chip-level integration 설계 경험, major RTL block/SoC subsystem을 microarchitecture부터 tape-out 및 silicon bring-up까지 소유한 경험, Verilog/SystemVerilog 숙련, topology/routing/arbitration/virtual channels/flow control/buffering/ordering/QoS/coherency/deadlock avoidance/congestion management/performance monitoring 이해, AXI/APB/CXL/PCIe/Ethernet 등 온칩·칩투칩 프로토콜 경험, lint/CDC/RDC/synthesis/formal verification/static timing analysis/power analysis/DFT 경험, architecture/verification/physical design/firmware/performance/post-silicon 팀과의 협업 경험, 성능·전력·면적·일정·검증 리스크·물리 구현 제약 간 트레이드오프 판단 능력, 우수한 커뮤니케이션 및 기술 리딩/멘토링 역량. 우대: AI accelerator/GPU/CPU/HPC/networking silicon/large-scale datacenter silicon 인터커넥트 설계 경험, memory consistency/virtualization/isolation/RAS/telemetry/security 요구사항 경험, NoC performance modeling/traffic simulation/emulation/FPGA prototyping/post-silicon performance analysis 경험, first-generation silicon program 또는 빠르게 진화하는 하드웨어 플랫폼 리딩 경험.