[AI반도체] NPU Core Engineer (RTL)

NPU 주요 블록(Tensor/Vector Engine, Scheduler, Control Unit 등) RTL 설계 및 구현, AMBA AXI4 기반 Interconnect 및 Memory Subsystem RTL 설계, Lint/CDC/DFT/Synthesis/Timing/Low-Power 품질 관리, Microarchitecture 상세화 협업, DV 팀과 Test Plan 및 Verification Closure 협업, FPGA/Emulation Prototyping 및 Silicon Bring-Up 지원

전자공학, 컴퓨터공학 또는 관련 분야 학사 이상이며, NPU/CPU/GPU/DSP 등의 RTL 설계 경험과 SystemVerilog/Verilog 기반 RTL 설계 또는 검증 경험이 필요합니다.