dnotitia
Design Verification Engineer
정규직(풀타임)대면근무하드웨어·임베디드품질·테스트
AI 요약
디노티시아 SoC그룹 DV팀에서 SoC/각종 IP의 기능 및 성능 검증을 담당할 Design Verification Engineer 채용. Testbench/UVM 기반 검증부터 Verification signoff, DV 인프라 및 자동화, In-house VIP 개발 등 전반적 Design Verification 업무를 수행하며 최소 3년 이상의 관련 경력과 SystemVerilog/UVM 숙련도를 요구함.
주요 업무
Verification planning 및 testbench architecture 설계; Design specification 기반 testplan 작성 및 corner case 도출; Directed 및 constraint-random 테스트 작성; Functional coverage(cover points) 작성 및 달성; Scoreboard 및 assertions 작성; UVM testbench 및 테스트 개발; 재사용 가능한 테스트 환경 개발; Verification signoff(코드/functional coverage 달성, signoff checklist 작성 및 달성); DV 인프라·방법론 자동화 및 In-house VIP 개발; Advanced verification methodology 개발
자격 요건
전기전자공학·컴퓨터공학 또는 관련학사/석사 학위; Digital Logic Design Verification 경력 3년 이상; SystemVerilog 및 UVM에 대한 높은 이해도; UVM 기반 testbench 개발 경험; 복잡한 설계에 대한 경험 및 고급 디버깅 능력; 유관부서 및 외부와의 원활한 커뮤니케이션 능력; (우대) Formal verification 경험, C++/SystemC 기반 design verification modeling, Memory/PCIe/UCIe 등 직렬/병렬 프로토콜 경험
기술 스택
SystemVerilogUVMUVM testbenchDirected & constraint-random testingFunctional coverageScoreboardAssertionsRTL/SoC verificationDV infrastructure & automationIn-house VIP 개발C++SystemCFormal verificationProtocol 경험(DDR/Memory, PCIe, UCIe)