dnotitia
SoC / RTL Design Engineer
정규직(풀타임)대면근무하드웨어·임베디드
AI 요약
디노티시아는 벡터 데이터 연산 가속기(VDPU) 기반의 고성능 벡터 DB와 저비용 LLM 디바이스를 개발하는 AI·데이터 융합 기업입니다. SoC그룹 Design팀에서 5년 이상의 SoC/RTL 설계 경력을 보유한 숙련된 SoC/RTL 설계 엔지니어를 채용하며, Verilog 기반 RTL 블록 설계·최적화, IP 통합 및 기능 검증, Synthesis/타이밍/전력 최적화, DFT 지원 등을 담당합니다.
주요 업무
Verilog를 사용한 고성능·저전력 RTL 블록 설계·개발·최적화, 칩 아키텍처·모듈 사양 정의를 위한 타부서(Verification, Backend 등) 협업, 다양한 IP 블록 통합 및 전체 아키텍처 검증, Synthesis·타이밍 분석 및 전력 최적화, 검증팀과의 검증 계획 수립 및 설계 안정성 확보, 블록 단위 및 시스템 레벨 디버깅, DFT 요구사항 지원, 설계 문서 작성 및 Design Review 참여, 반도체 기술 동향 파악.
자격 요건
전기전자공학·컴퓨터공학 또는 관련 학사/석사 학위, RTL 설계 및 SoC 개발 경력 5년 이상, 컴퓨터 아키텍처(특히 Pipeline, Cache, Memory System) 지식, CPU/GPU/NPU 아키텍처 이해, 양산 칩 설계·출시 경험, Verilog 또는 VHDL 숙련, ASIC/FPGA 설계 프로세스 이해, Cadence/Synopsys/Mentor Graphics 등 EDA 툴 사용 경험, 우수한 문제해결 및 커뮤니케이션 능력.
기술 스택
VerilogSystemVerilogVHDLC/C++PythonTCLSynopsys DCCadence GenusPrimeTimeModelSimVCSDVEAMBA (AXI, AHB, APB)PCIeUCIeGitPerforceCadenceSynopsysMentor GraphicsASIC/FPGADFT