dnotitia
[전문연구요원] Design Verification Engineer
정규직(풀타임)대면혼합근무하드웨어·임베디드품질·테스트
AI 요약
디노티시아 SoC 그룹의 Design Verification Engineer 채용공고입니다. SystemVerilog/UVM 기반의 Testbench 설계 및 검증(Directed/Constraint Random 테스트, Functional/Code Coverage, Scoreboard/Assertion 등)을 수행하고 검증 인프라·방법론 고도화 및 자동화를 담당합니다. SoC 및 IP의 신뢰성 검증과 Sign-off 책임을 지는 포지션입니다.
주요 업무
Verification Plan 수립 및 Testbench 아키텍처 설계; 설계 사양 기반 Test Plan 작성; Directed Test 및 Constraint Random Test 정의; Functional Coverage(Coverpoint) 정의; Scoreboard 및 Assertion 설계; UVM 기반 Testbench 및 테스트 케이스 구현; 재사용 가능한 검증 환경 구축 및 Verification Sign-off 수행; 코드/기능 커버리지 목표 달성 및 Sign-off 체크리스트 관리; DV 인프라·검증 방법론 고도화 및 자동화; In-house VIP 구현 및 Advanced Verification Methodology 적용
자격 요건
전기전자공학·컴퓨터공학 또는 관련 전공 학사/석사; SystemVerilog 및 UVM에 대한 깊은 이해; UVM 기반 Testbench 개발 경험; 복잡한 설계 검증 경험 및 고급 디버깅 역량; 원활한 협업을 위한 커뮤니케이션 능력
기술 스택
SystemVerilogUVMTestbenchDirected TestConstraint Random TestFunctional CoverageCode CoverageScoreboardAssertionUVM 기반 검증In-house VIPC++SystemCFormal VerificationMemory/PCIe/UCIe 프로토콜