dnotitia
[전문연구요원] RTL Design Engineer
정규직(풀타임)대면혼합근무하드웨어·임베디드
AI 요약
디노티시아의 SoC 그룹에서 AI 가속기용 SoC 전체 아키텍처를 정의하고 IP 통합·검증·물리설계까지 담당할 SoC Design Engineer를 채용합니다. Verilog/VHDL 기반 RTL 설계 및 최적화, 합성·타이밍·전력 최적화, DFT 지원과 검증 협업이 주요 업무이며 저전력 설계·스크립팅·HW/SW 코디자인 경험자 우대합니다.
주요 업무
고성능·저전력 RTL 컴포넌트 설계·개발·최적화(Verilog 사용). 칩 아키텍처 및 모듈 사양 정의를 위한 유관부서 협업(아키텍처, 검증, 물리 설계). 다양한 IP 블록 통합 및 전체 아키텍처 정합성 확보. 합성, 타이밍 분석, 전력 최적화 수행. 검증팀과 협업한 검증 계획 수립 및 설계 견고성 확보. 유닛/시스템 레벨 디버깅 및 이슈 해결. DFT 요구사항 지원 및 설계 문서화.
자격 요건
전기전자공학, 컴퓨터공학 또는 관련 전공 학사 또는 석사 학위. 컴퓨터 아키텍처에 대한 깊은 이해 및 실무 경험. 파이프라인, 캐시, 메모리 시스템을 포함한 CPU/GPU/NPU 아키텍처 이해. Verilog 또는 VHDL 전문성 및 ASIC/FPGA 설계 프로세스 이해. Cadence, Synopsys, Mentor Graphics 등 EDA 툴 사용 경험. 문제 해결 능력 및 우수한 커뮤니케이션 역량.
기술 스택
VerilogVHDLRTLASICFPGACadenceSynopsysMentor Graphics합성(Synthesis)타이밍 분석DFTLow-power DesignPythonTclHW/SW Co-designCPU/GPU/NPU 아키텍처메모리/캐시/파이프라인