PCIE Link (Controller) Design Engineer

NPU SoC용 PCIe 컨트롤러 및 링크 레이어 로직 설계·구현, PCIe IP의 RTL 설계 내 통합 및 검증, 구성(configuration), 흐름제어(flow control), 에러 처리(error handling) 등 프로토콜 로직 개발, PCIe 인터페이스 성능 최적화 및 검증, 검증·펌웨어·시스템 팀과의 협업을 통한 엔드투엔드 PCIe 기능 구현.

학사 이상(전기공학, 컴퓨터공학 또는 관련 전공). PCIe 프로토콜(Gen4/Gen5) 및 관련 표준에 대한 강한 이해. Verilog/SystemVerilog 기반 RTL 설계 숙련. 합성(synthesis), 타이밍 분석(timing analysis), FPGA 프로토타이핑 경험. 하드웨어 인터페이스 이슈 분석 및 디버깅 능력. (우대) 고속 인터페이스(PCIe, DDR, CXL, Ethernet) 설계 경험, UVM 등 검증 방법론 친숙, VCS/ModelSim 등 시뮬레이션 도구 및 EDA 환경 경험, SoC 아키텍처 및 하드웨어/소프트웨어 코디자인 지식.