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[병역특례] RTL 설계 엔지니어
정규직(풀타임)대면근무하드웨어·임베디드
AI 요약
ASIC/SOC/FPGA 기반 RTL 설계·검증 모듈 개발 및 기존 RTL 블록/검증 환경 유지·개선 업무를 수행하는 하드웨어 설계 직무입니다. Verilog HDL, C/C++, AMBA AXI, EDA 툴 활용 역량이 요구되며 Python/Perl, SystemVerilog test bench 경험이 우대됩니다.
주요 업무
Spec definition, Macro/Micro 아키텍처 설계, RTL 코딩, Simulation and Synthesis를 포함한 모듈 개발, Scripting tool을 활용한 기존 RTL 블록 및 검증 환경 유지·향상, Software development team과의 협업
자격 요건
ASIC/SOC/FPGA 개발 경험이 있어야 하며, Verilog HDL 및 C/C++를 사용한 설계/검증 전문 지식, AMBA AXI와 memory sub-system 지식, RTL simulation/debugging/synthesis/lint/CDC를 위한 EDA 툴 기술 보유가 필요합니다. Python/Perl 사용 가능자와 SystemVerilog test bench 가능자는 우대합니다.
기술 스택
Verilog HDLC/C++AMBA AXIRTLSimulationSynthesisEDA 툴PythonPerlSystemVeriloglintCDC