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[서울] RTL 설계 엔지니어
정규직(풀타임)대면혼합근무하드웨어·임베디드
AI 요약
Video Codec 표준 및 비디오 입출력 관련 스펙/알고리즘 분석부터 HW IP 아키텍처 설계(매크로/마이크로), RTL(Module)/Testbench/스크립트 개발 및 검증, 기능검증·디버그·성능(성능/전력/대역폭/면적) 최적화를 담당하는 HW IP 설계/검증 포지션입니다. Verilog/SystemVerilog, Python 기반 설계·검증 능력과 ASIC/SoC/FPGA 설계 플로우 및 EDA 툴 이해가 요구됩니다.
주요 업무
Video Codec Standard 및 Video 입출력 관련 Specification/Algorithm 분석; HW IP 구현을 위한 Architecture 설계(매크로·마이크로); 시스템 요구사항 기반 구조 설계 및 Control Flow·Test Scenario 정의; PPBA에 맞는 RTL(Module), Testbench, Script 개발 및 검증; 기능 검증·디버그 및 성능/전력/대역폭/면적 최적화.
자격 요건
필수: Verilog/SystemVerilog/Python 기반 설계 및 검증·디버그 능력; C 코드 이해 및 수정 가능; HW ASIC IP / SoC / FPGA 설계 Flow 및 EDA Tool에 대한 이해. 우대: Video Codec Standard 이해; AI Tool을 활용한 HW 설계/검증 경험.
기술 스택
VerilogSystemVerilogPythonCRTLTestbenchFPGAASICSoCEDA ToolPPBAVideo Codec