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Senior Testchip SoC Physical Design Engineer (Integration & Methodology)
정규직(풀타임)대면혼합근무하드웨어·임베디드
AI 요약
Intel Foundry의 Design Technology Platform(DTP) 조직에서 차세대 공정 노드용 테스트칩/SoC 풀칩 통합 및 물리 설계 방법론을 개발·운영할 경력직 채용입니다. 고급 반도체 공정의 레이아웃 설계, 계층형 통합, 검증/디버깅, 파운드리 및 PDK 팀 협업이 핵심입니다.
주요 업무
차세대 공정 노드용 테스트칩 레이아웃 설계 방법론 개발, Process Integration/Yield/QnR와 협업하여 핵심 설계 요소 정의, 계층형 레이아웃 설계 명세 수립 및 유지, PDK 팀과 협업해 일정 내 SoC 레이아웃 수렴, tape-in 전 물리 설계 통합 및 검증 툴 이슈 디버깅/해결, 툴/방법론 개선을 위한 벤더 협업
자격 요건
전기공학 또는 관련 분야 석사 학위와 5년 이상 경력. 고급 기술 노드의 물리/레이아웃 설계 경험, Cadence Virtuoso Suite 또는 Synopsys Custom Compiler 사용 경험, 설계 규칙 및 레이아웃 제약 이해, floorplanning/계층형 설계 통합/레이아웃 검증 및 디버깅 경험이 필요합니다.
기술 스택
Cadence Virtuoso SuiteSynopsys Custom Compilerfloorplanninglayout verificationlayout debughierarchical design integrationPDK
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