Mixed Signal IP Verification Engineer

DDR PHY IP의 기능 검증 전반 수행, 테스트 플랜 수립 및 TB 아키텍처 정의, 테스트벤치 작성, 디자인/마이크로아키텍처 구현 검증, 검증 자동화, 결과 분석 및 이슈 디버깅, 검증 전략 수립 및 실행, 검증 인프라/방법론 개선, 팀원 지원 및 기술 리뷰 주도.

BS/MS 학위와 3년 이상의 Design Verification 관련 경력 필요. SystemVerilog, OVM/UVM 경험 필수. 테스트벤치 아키텍처 및 테스트 플랜 생성부터 verification closure까지의 검증 흐름 경험, waveform debug, functional/code coverage, VCS NLP 및 non-NLP 시뮬레이션, GLS 경험 필요. 우수한 문제 해결 및 커뮤니케이션 역량 필요. Python/Perl 스크립팅, Git, DDRPHY validation 경험 우대. VSCode GitHub Copilot 또는 기타 AI 경험 우대.