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[판교 사옥] SoC Design Engineer (경력)

정규직(풀타임)대면근무하드웨어·임베디드품질·테스트

AI 요약

텔레칩스 판교사옥에서 SoC 설계 매니저(ASIC Design Engineer)를 채용합니다. 차량용 응용 프로세서 등 SoC 칩의 RTL 설계, 합성, CDC/STA 분석, DFT 및 테스트 벡터 생성, IP 재구성·통합 및 Top-level Synthesis 등 설계와 Layout 사이의 전반 업무를 수행합니다. Verilog 필수, C(임베디드) 가능자 및 관련 분야 학사 이상을 요구합니다. 정규직, 주5일 대면근무입니다.

주요 업무

RTL 설계 및 ASIC 설계, 설계된 회로의 합성, 회로 분석(CDC, STA 등), DFT(Design For Testability) 설계, 테스트 벡터 생성, IP 재구성 및 Integration, SoC 아키텍처 구현 및 Top Level Synthesis, Design과 Layout 간 조율 등 차량용 응용 프로세서 설계 실무 전반.

자격 요건

필수: 디지털 시스템 이해, Verilog HDL(필수), C 언어(임베디드용 간단한 코드 작성 가능 수준), 관련분야 학사학위 이상. 우대: Python 등 스크립트 언어 활용, SystemVerilog, System-C 활용 가능자.

기술 스택

Verilog HDLSystemVerilogSystemCC (Embedded)Python (Scripting)RTL DesignASIC DesignSynthesisCDCSTADFT (Design For Testability)Test vector generationIP IntegrationTop-level synthesisSoC ArchitectureLayout interface

AI 점수 5none

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