Physical Design Engineer

RTL-to-GDS 구현(synthesis, place-and-route, CTS, floor planning). Static timing analysis, power/noise/reliability 분석. Formal equivalence verification, layout verification, power integrity signoff 수행. 설계 위반 해결 및 power/frequency/area 최적화. 물리 설계 방법론 개발 및 EDA 툴 활용 자동화. 아키텍처/로직 설계팀과 협업하여 요구사항 정의 및 통합 지원. 스크립팅으로 반복 작업 자동화 및 문제 디버깅. 첨단 공정 노드 및 차세대 아키텍처 대응을 위한 프로세스 개선.

전기공학, 컴퓨터공학 또는 관련 학사 이상. 물리/구조 설계 분야 6년 이상 경력(석사 4년, 박사 2년 이상 대체 가능). RTL-to-GDS 툴 및 방법론, static timing analysis, SDC 개발, Primetime 등 타이밍 signoff 경험. Perl/TCL/Python/Shell 스크립팅 능력. EDA 툴/플로우, 저전력 설계, 멀티 파워 도메인 분석, 다수의 tape-out 경험. Verilog/VHDL 경험 우대.