Mixed Signal Logic Design Engineer

혼합신호 및 고속 IP의 논리 설계, RTL 코딩, 시뮬레이션 수행. 블록 아키텍처 및 마이크로아키텍처 정의 참여. 아날로그 동작 모델링과 회로 시뮬레이션을 활용해 저전력/성능/면적/타이밍 목표를 만족하는 RTL 최적화. 검증 계획과 구현 검토, RTL 테스트 실패 원인 수정 및 반영. SoC 고객 대상 IP 블록 통합 지원.

컴퓨터공학, 전기전자공학 또는 관련 분야 학사 4년 이상, 석사 3년 이상, 박사 1년 이상 경력 보유. SystemVerilog/Verilog 기반 RTL 설계 2년 이상, 혼합신호 기초, UPF 저전력 설계, clock gating, 디지털/아날로그 설계 원리, CDC, power-performance tradeoff 이해 필요. VCS/Verdi 등 시뮬레이션 툴 경험, Lint/CDC/RDC/Voltage Domain Crossing/Synthesis/Low Power 설계 툴 경험 필요. 우대: 복잡한 로직 디버깅, DDR/DFI/LPDDR 지식, Formal Property Verification, Git, 사전/사후 실리콘 검증 경험, 협업 및 멘토링 역량. 인텔 이민 스폰서십 대상 아님.