CPU Physical Design Engineer

CPU 설계의 RTL-to-GDS 물리 구현 수행, synthesis/place&route/clock tree synthesis/floor planning/STA/power·clock distribution/reliability 분석 수행, formal equivalence 및 각종 signoff 검증, 타이밍·전력·면적 최적화, EDA 벤더와 협업한 툴 기능 개선, 물리 설계 methodology 및 flow automation 개선.

컴퓨터공학/전기공학 또는 관련 전공 학사+6년 이상, 또는 석사+4년 이상 경력. 디지털 로직 블록 합성 경험 4년 이상, 첨단 공정 Tape Out 1회 이상. Synopsys/Cadence 등 IC 설계 툴을 활용한 logic synthesis, place and route, static timing analysis, design closure 경험 4년 이상. PV convergence, formal equivalence, DRC/LVS, noise flow, TCL scripting 경험 필요. 우대: Tape Out 8년 이상, floor-planning/routing/clock distribution, STA/노이즈/신뢰성 검증, CPU 레벨 timing analysis 및 constraint 검증 경험.