CPU Physical Design Engineer

RTL부터 GDS까지 CPU 물리설계를 구현하여 제조 가능한 설계 데이터베이스를 생성. synthesis, place and route, clock tree synthesis, floor planning, static timing analysis, power/clock distribution, reliability 및 power/noise analysis 수행. formal equivalence, timing, reliability, power integrity, layout verification, ERC 등 검증 및 사인오프 수행. EDA 벤더와 협업해 툴 역량을 강화하고 물리설계 방법론 및 흐름 자동화를 개선.

컴퓨터공학/전기공학 또는 관련 전공 학사 이상과 3년 이상 관련 경력, 또는 석사 이상과 2년 이상 경력. 디지털 로직 블록 합성 경험 2년 이상. Synopsys/Cadence 등 IC 설계 툴을 활용한 logic synthesis, place and route, static timing analysis, design closure 경험 2년 이상. PV convergence, chip physical design verification(formal equivalence, ER, DRC/LVS, Noise flow), TCL scripting 경험 필요.