Mixed Signal Logic Design Engineer

로직 컴포넌트의 아키텍처·마이크로아키텍처 명세 개발, 시스템 아키텍처 의사결정 기여; 명세/설계를 RTL로 구현하고 주니어 디자이너 조율; SystemVerilog로 아날로그·혼합신호 동작 모델 개발; 로직·혼합신호 검증 및 AMS 시뮬레이션 도구로 시뮬레이션 및 디버깅; lint 및 CDC 분석 등 업계 표준 도구로 품질 보장; 합성 및 타이밍 클로저 등 물리 설계팀 지원; 프리실리콘 검증팀과 테스트플랜·검증 산출물 개발; 포스트실리콘 검증팀과 문제 해결 협업.

최소요건: 전기공학 또는 컴퓨터공학 관련 학사(4년 경력) 또는 석사(3년 경력) 이상, FSM 등 표준 디지털 설계 개념 이해, SystemVerilog 경험, 컴퓨터 아키텍처·아날로그 설계·ADC/DAC·통신 이론 및/또는 마이크로아키텍처 설계 개념 경험, 고수준 아키텍처 산출 경험, 다중 클럭 도메인 설계 경험, 독립적 업무 수행 능력. 우대요건: 풍부한 경력(학사 10년 이상 / 석사 8년 이상), 주니어 가이드 및 팀 생산성 향상 기여 경험, 논리 및 아날로그 회로 경험과 아날로그 행동 모델링, 혼합신호 검증 지식, 고속 I/O 프로토콜(UCIe, PCIe, USB 등) 지식, Perl/bash/Python 스크립팅, RTL 품질 도구(lint, CDC) 경험, 저전력 설계·파워게이팅·다중 전원 도메인 설계 경험, 펌웨어 및 프런트엔드 자동화/패키징 경험, AI 도구 활용 경험, 강한 분석적 디버깅 능력 및 커뮤니케이션 능력.