Senior Analog IP Integration, Power, and SI Engineer

아날로그 및 혼합신호 회로 설계/시뮬레이션(증폭기, 데이터 컨버터, 레귤레이터, PLL 등), 트랜지스터 레벨 회로 아키텍처 개발, 레이아웃 엔지니어와 협업한 레이아웃 최적화, 회로 분석/검증, IP floor plan·bump map·power delivery 설계, 실리콘 검증 및 테스트 플랜 수립, pre/post-silicon 디버깅, 성능/전력/면적 최적화, 디자인 리뷰 주도, 주니어 멘토링 및 글로벌 팀 협업.

전기공학/전자공학 또는 관련 학사 이상, 아날로그/혼합신호 회로 설계 경력 5년 이상. PLL, CDR, CTLE, DFE, ADC, RX AFE, TX, Power Delivery, IP floor planning, 신호 무결성 분석 중 하나 이상 경험. 고속 IO calibration/training 알고리즘 경험, UCIE/PCIe(Gen5/6/7) 등 고속 통신 규격 이해, FinFET CMOS 공정 경험, Cadence Virtuoso/ADE 또는 HSPICE 등 툴 사용 경험, post-silicon validation 및 lab debug 경험. 우대: 석사 이상, Verilog-A/MATLAB/Python/Tcl 자동화 경험, 800G Ethernet/JESD 등 차세대 규격 경험.