Senior SoC Compute/Memory Subsystem Architect

IPU compute complex 아키텍처 정의, 코어 선택/확장 전략 수립, control plane·data plane assist·offload execution 역할 설계, 성능/전력/면적 균형 최적화, 멀티레벨 캐시 및 coherency 모델 설계, DDR/LPDDR 기반 메모리 서브시스템 및 스케줄링 정책 설계, SMMU/IOMMU와 멀티테넌트 격리/보안 구조 정의, 네트워크·스토리지·가속기와의 시스템 통합 최적화, DVFS 및 bandwidth throttling 전략 수립, 차세대 제품군을 위한 장기 로드맵 주도, 펌웨어/OS/드라이버/검증 팀과 협업.

학사 이상(전기공학, 컴퓨터공학 또는 STEM 관련 전공). SoC/CPU/메모리 서브시스템 아키텍처 7년 이상 경험, CPU 아키텍처 및 캐시 계층 경험, DDR/HBM·컨트롤러·QoS 등 메모리 서브시스템 경험, coherent/non-coherent 인터커넥트 아키텍처 경험, 시스템 수준 성능 및 PPA 트레이드오프 분석 경험, 개념 단계부터 실리콘까지 아키텍처 정의 경험. 우대: 석사 이상, ARM/x86 및 NUMA/대규모 플랫폼 경험, IPU/SmartNIC/가속기 중심 SoC 경험, PCIe/CXL 및 고성능 IO 메모리 semantics 이해, 멀티세대 아키텍처 오너십 및 멘토링 경험.