Silicon Packaging Engineering Manager

IC Packaging 엔지니어 팀을 리드·관리하고 멘토링을 제공합니다. 패키지 설계 프로젝트의 계획, 일정, 실행, 리스크 및 자원 관리를 총괄합니다. 고객의 end-to-end package design flow를 기술적으로 지원하고, 패키지 아키텍트·실리콘/보드 설계·전기 분석·통합 팀과 협업하여 설계 사양을 정의 및 구현합니다. 품질 기준과 산업 표준 준수를 보장하고, 프로세스 개선과 혁신을 통해 설계 효율과 품질을 향상시킵니다.

전기공학 또는 STEM 관련 학사 9년+, 석사 6년+, 박사 4년+ 관련 경력 중 하나를 충족해야 하며, IC Package/chiplet/SOC design 또는 heterogeneous integration 경험과 3년 이상 리더십 경력이 필요합니다. 또한 팀 리딩 및 복합 프로젝트 수행 경험, performance/manufacturability/yield-aware design 방법론 경험, physical design/analysis/verification 흐름 경험, Siemens 또는 Cadence IC Packaging EDA 툴 경험, 패키징 기술 및 이기종 통합 경험이 요구됩니다. HPC/AI급 제품용 IC Packaging 설계 경험은 우대됩니다.