Senior Physical Design Engineer for Core IP

CPU Core IP의 합성 및 Place and Route 수행, logic synthesis부터 FEV, power/timing/quality checks, design closure까지 전체 설계 흐름 담당, 재현 가능한 설계 수렴 전략 개발, 합성 플로우 개선 및 방법론 제안, CPU 레벨 타이밍 분석/최적화, 타이밍 제약 생성 및 위반 해결, 클로킹 팀 및 풀칩 설계자와 협업하여 타이밍/전력/클럭/파티셔닝 균형 조정.

컴퓨터공학 또는 전기공학 관련 학사 10년 이상, 또는 석사 5년 이상 관련 경력. Synopsys/Cadence 등 IC 설계 툴 사용 경험, logic synthesis/place and route/static timing analysis/design closure 경험, PV convergence 및 formal equivalence/DRC/LVS/Noise/EM 검증 경험, TCL 및 Perl/Python/Ruby 중 최소 1개 스크립팅 경험, 대규모 SoC 또는 IP에 통합된 디지털 로직 블록 합성 성공 경험. 우대: floor-planning, routing, clock distribution, RTL to GDS, Synopsys 또는 Cadence 툴 숙련, CPU 레벨 타이밍 분석 및 최적화 경험.