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IP Design Verification Engineer
정규직(풀타임)대면혼합근무하드웨어·임베디드품질·테스트
AI 요약
Intel의 UCIe Mixed-Signal IP를 대상으로 하는 IP Verification Engineer 채용으로, UVM 기반 테스트벤치 개발, RTL/게이트 레벨 검증, 커버리지 분석, 혼합신호 검증을 수행합니다.
주요 업무
UVM에서 테스트벤치 개발 및 directed/constrained random test 생성, 설계팀과 협업해 검증계획·커버리지·방법론 정의, RTL 및 gate level 기능 검증과 실패 디버그, Verilog 모델을 활용한 mixed-signal verification 지원.
자격 요건
전기/컴퓨터공학 또는 컴퓨터과학 학사+5년, 석사+3년, 박사+2년 이상. SystemVerilog/UVM 기반 IP 또는 SoC 검증 경험, RTL 코드 해석 및 디버그 경험, constrained-random stimulus를 포함한 검증환경 구현, code/functional coverage 분석, SVA 작성 경험. 우대: Mixed-Signal Verification, UCIe/PCIe/I/O 경험.
기술 스택
SystemVerilogUVMRTLSVAVerilog
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