deepx
SoC ASIC 설계 엔지니어
정규직(풀타임)대면근무하드웨어·임베디드연구·R&D
AI 요약
㈜딥엑스의 SoC/ASIC 설계 직무 채용공고로, Verilog/SystemVerilog 기반의 RTL 설계, ARM Core 및 AMBA(AXI) 기반 SoC 설계, SoC Top integration 및 Verification, EDA 툴(RTL simulation·Synthesis) 사용 능력과 Linux·shell·tcl·python·perl 활용 능력을 요구합니다. CDC(Clock Domain Crossing)에 대한 깊은 이해와 관련 경험이 필수이며, RTL synthesis, STA, CDC check, Lint, formal verification, FPGA prototyping, PCIe/USB/LPDDR/DDR4/5 통합 및 ASIC 양산·Chip Bring-Up 경험 등을 우대합니다. 근무지는 판교(대면근무), 정규직(수습 3개월)입니다.
주요 업무
SoC/ASIC 설계 및 개발(AI 하드웨어 프로세서 설계); RTL 설계(Verilog/SystemVerilog); AMBA/AXI 기반 SoC 인터페이스 설계; SoC Top integration 및 Verification; EDA 툴을 이용한 RTL 시뮬레이션 및 Synthesis; Clock Domain Crossing 관련 설계 및 검증.
자격 요건
필수: Verilog/SystemVerilog를 이용한 RTL 설계; ARM Core, AMBA bus 및 interconnect를 이용한 SoC 설계 경험; AXI 등 AMBA 버스 아키텍처 및 IP의 버스 인터페이스 설계; SoC Top integration 및 Verification 경험; EDA 툴(RTL simulation 및 Synthesis) 사용 가능; Linux, shell, tcl, python, perl 사용 능력; Clock Domain Crossing에 대한 깊은 이해 및 관련 경험. 우대: RTL synthesis, STA, CDC check, Lint, formal verification, Back-End Design Support 경험; 시스템 레벨 CDC free CGU/RGU 설계 경험; 풍부한 ECO 경험; ASIC/SoC/AP 양산 및 Chip Bring-Up 경험; FPGA prototyping 경험; PCIe, USB, LPDDR/DDR4/5 Integration 경험; 인공신경망·딥러닝 관련 지식.
기술 스택
VerilogSystemVerilogARM CoreAMBAAXIRTL 설계SoC Top integrationVerificationEDA 툴 (RTL simulation, Synthesis)LinuxshelltclpythonperlClock Domain Crossing (CDC)RTL synthesisSTACDC checkLintformal verificationFPGA prototypingPCIeUSBLPDDR/DDR4/DDR5