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Senior RTL Design Engineer

정규직(풀타임)대면혼합근무하드웨어·임베디드

AI 요약

Intel의 고속 Mixed-Signal IP를 위한 시니어 RTL 설계 엔지니어 채용 공고로, SerDes/PHY 디지털 제어 블록의 RTL 설계, 혼합신호 인터페이스 통합, 전력·타이밍 최적화, 사후 실리콘 검증 및 디버그를 수행합니다.

주요 업무

PHY 내 디지털 제어 블록의 마이크로아키텍처 및 RTL 설계, RX/TX/PLL/DLL 관련 보정 알고리즘 구현, 디지털-아날로그 인터페이스 경계 정의 및 검증, Lint/CDC/Formal/STA 기반 설계 클로저, AMS/DV 팀과의 공동 디버그, 실리콘 bring-up 및 post-silicon 디버그 지원

자격 요건

7년 이상 ASIC/IP RTL 설계 경험, System Verilog/Verilog 숙련, 고속 SerDes 및 PIPE 인터페이스 이해, 디지털/아날로그 경계 및 비동기 신호 처리 경험, SpyGlass/JasperGold 등 프론트엔드 툴 사용 능력, 멀티클록/저전력 설계(UPF, clock gating), 합성/STA 기본기, 전기전자 관련 학사 또는 석사 학위

기술 스택

System VerilogVerilogSynopsys SpyGlassCadence JasperGoldUPFClock GatingSTACDCLECLint
AI 점수 0none
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