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Mixed Signal Logic Design Engineer

정규직(풀타임)대면혼합근무하드웨어·임베디드

AI 요약

Intel CEG의 Memory PHY Group에서 DDRPHY IP용 고속 디지털 로직 설계 엔지니어를 채용합니다. RTL 설계, 검증, 저전력 설계, 자동화 플로우 개선, Lint/CDC/RDC/Synthesis QA 등 프론트엔드 품질 확보와 IP 전달 자동화가 핵심입니다.

주요 업무

Mixed Signal IP의 로직 설계 및 delivery 담당, 아키텍처/마이크로아키텍처 정의, System Verilog RTL 구현, 프론트엔드 자동화 플로우 구축, Lint/CDC/RDC/Voltage domain crossing/Synthesis QA 수행, coverage closure 및 timing convergence 개선, IP RTL을 validation/backend/SoC 팀에 전달하는 자동화 개선, area/power 지표 개선 및 기술적 의사결정 수행.

자격 요건

BS/MS 학위 및 관련 경력 3년 이상. System Verilog/Verilog 기반 RTL 설계 역량, mixed signal 기초, UPF 및 clock gating을 활용한 저전력 설계 경험, 디지털/아날로그 설계 원리와 CDC, power-performance tradeoff 이해, VCS/Verdi 등 시뮬레이션 툴 경험, IP 환경 및 설정관리 도구 경험, Lint/CDC/RDC/Voltage Domain Crossing/Synthesis 등 프론트엔드 툴 경험이 필요합니다.

기술 스택

System VerilogVerilogUPFVCSVerdiLintCDCRDCSynthesisGitGitHub Copilot
AI 점수 10none
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