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Mixed Signal Logic Verification Engineer

정규직(풀타임)대면혼합근무백엔드

AI 요약

Intel CEG에서 Complex Mix Signal IP와 SoC/ASIC 검증을 담당할 시니어/스태프 VLSI 검증 엔지니어를 채용합니다. UVM/SystemVerilog 기반 테스트벤치 아키텍처 설계, Mix-signal IP 검증 전략 수립, 포스트-실리콘 디버그 및 커버리지 클로저를 주도하며 주니어 엔지니어 멘토링과 검증 방법론 개선을 수행합니다. 경력 11-15년 이상 요구.

주요 업무

복잡한 Mix Signal IP 및 SoC/ASIC에 대한 검증 계획 수립 및 실행, UVM/SystemVerilog 기반 고급 테스트벤치·스코어보드·체커 설계·유지, 제약 랜덤 테스트 생성 및 커버리지 클로저 달성, RTL 디버그·게이트레벨 시뮬레이션·기능/코드 커버리지 분석 수행, 주니어 엔지니어 멘토링 및 코드리뷰, 아키텍트/설계팀과 협업하여 이슈 식별·디버그·해결(포스트-실리콘 포함), 포멀 검증 기법 활용.

자격 요건

ASIC/SoC 검증 경력 11-15년 또는 동급 경험. SystemVerilog, UVM, Verilog에 대한 전문가 수준 지식. JTAG/IJTAG/CRI/APB 등 표준 프로토콜 및 멀티 클록 도메인 Mix-signal 설계 경험. Synopsys VCS, Cadence Xcelium/JasperGold, Mentor Questa 등 EDA 툴 실무 경험. Python, Perl, Tcl 등의 스크립트 능력. Mix-signal 센서 IP 검증 전문 지식. 학사(B.E/B.Tech) 이상, 전자/반도체(VLSI) 계열 권장.

기술 스택

SystemVerilogUVMVerilogSynopsys VCSCadence XceliumCadence JasperGoldMentor QuestaPythonPerlTclJTAGIJTAGCRIAPBMix-signal 센서 IPRTL 디버그게이트레벨 시뮬레이션기능/코드 커버리지 분석포멀 검증 (model checking)Constraint-random 테스트
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