CPU RTL Design Engineer

CPU의 로직 설계 및 RTL 코딩·시뮬레이션 개발 및 최적화. 아키텍처·마이크로아키텍처 기능 정의에 참여. 전력·성능·면적·타이밍 목표에 맞춘 RTL 작성 및 로직 최적화. 물리 구현 무결성 보장을 위한 전략·도구·방법론 적용. 검증 계획 검토 및 실패하는 RTL 테스트 해결. CPU 기능에 대한 마이크로아키텍처 명세(MAS) 문서화. SoC 고객과 협업하여 CPU 블록의 통합 및 성능 보장.

최소 요건: 전기공학/컴퓨터공학/컴퓨터과학 학사 이상 및 경력 7년(학사 기준) / 석사 5년 / 박사 2년 해당 경력. RTL 설계 경험 7년 이상(Verilog, V2K, SystemVerilog), 하드웨어 모델링 및 로직 디버그 환경 숙련. 에너지 효율 및 저전력 로직 설계 방법론 5년 이상, 고주파 최적화 관련 기술 포함. Cross-clock domain crossing 및 전력 인지 설계 경험 5년 이상. TCL/Perl/Python 등 스크립트 언어 사용 경험 3년 이상. 우대사항: 전력 관리(전력/전기 예산, DVFS, thermal, P/C 상태, 리셋 시퀀스) 지식, Intel 아키텍처(ISA) 및 시스템 아키텍처(x86 어셈블리 포함) 이해, 고속 회로 설계 및 데이터패스/회로/배열 최적화 경험, 회로 플래닝 및 타이밍 수렴 경험, 정적 타이밍 분석(STA), UPF 및 lint 체크 숙련, 우수한 의사소통 능력.