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Physical Design (Backend) Technical Leader

정규직(풀타임)대면근무백엔드

AI 요약

Intel의 무선 제품용 첨단 VLSI 칩의 백엔드(물리 설계) 구현을 리드하는 시니어 물리 설계(백엔드) 테크니컬 리더 채용 공고입니다. 설계 구현 플로우, 자동화 및 사인오프 방법론을 정의·개선하고, PPA(전력·성능·면적) 최적화, 플레이스앤라우트, 타이밍, 전력, 신호 무결성, 제조성 관련 문제 분석 및 해결을 담당합니다. 주니어 엔지니어 멘토링과 EDA 벤더 인터페이스도 포함됩니다. 근무지는 이스라엘 페타티크바이며 온사이트 근무가 요구됩니다.

주요 업무

복잡한 VLSI 칩의 물리 설계 플로우 및 구현 활동 기술 리드; 설계 구현 플로우, 자동화 및 사인오프 방법론 정의 및 개선; PPA(전력·성능·면적) 최적화; 플레이스앤라우트, 타이밍, 전력, 신호무결성, 제조성 관련 설계 이슈 분석 및 해결; 타 설계팀과 협업하여 설계 규격 통합 및 최적화; 주니어 엔지니어 멘토링 및 기술 지원; EDA 벤더와 협력하여 신규 툴·기술 평가 및 통합; VLSI 물리 설계 최신 동향 파악.

자격 요건

전기공학 또는 컴퓨터공학 학사/석사(BSc/MSc). 10년 이상 VLSI 물리 설계 실무 경험(고급 공정 노드 경험 포함). 플로어플래닝, 플레이스먼트, 라우팅, 타이밍 클로저 등 물리 구현 플로우 전반에 대한 깊은 이해. Synopsys EDA 도구 숙련( Cadence 우대). Python, Perl, TCL 등의 스크립팅 언어 사용 능력. STA, IR drop, EM 분석, DRC/LVS, ECO 플로우 지식 및 PPA 최적화 경험. 기술팀 관리 및 멘토링 경험. 문제 해결 능력 및 원활한 커뮤니케이션 능력.

기술 스택

물리 설계(Physical Design)플로어플래닝플레이스먼트라우팅타이밍 종결(타이밍 클로저)정적 타이밍 분석(STA)전압 강하(IR drop) 분석전자기 이동(EM) 분석DRC/LVSECO 플로우PPA(전력·성능·면적) 최적화Synopsys EDA 도구Cadence (우대)PythonPerlTCLVLSI 설계
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