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Senior Verification Engineer
정규직(풀타임)대면혼합근무하드웨어·임베디드품질·테스트
AI 요약
Intel의 ASIC 설계 검증(Design Verification) 엔지니어 채용 공고입니다. SystemVerilog/UVM 기반의 커스텀 검증환경 개발, 커버리지 기반 검증, 포멀기법 및 성능·전력 분석을 통한 블록·서브시스템·SoC 검증을 주도하고, EDA 툴(Synopsys VCS, Cadence Xcelium 등)과 스크립팅(Python/TCL/Shell)을 활용해 버그 재현·디버그 및 검증 전략을 수립·실행하며 주니어 엔지니어 멘토링을 수행합니다. 최소 학사 및 ASIC/FPGA 검증 5년 이상 경력 요구.
주요 업무
검증 전략 수립(블록/서브시스템/SoC 단위) 및 재사용 가능한 검증 플랜·테스트벤치·환경 구현; 상세 테스트플랜 작성 및 디자인/아키텍처팀과 기술 리뷰 주도; 시뮬레이션 모델 실행을 통한 기능·전력·성능 검증 및 버그 식별; 실패 테스트 재현·원인 분석·디버깅 및 수정안 적용; SoC 아키텍트·RTL 개발자·포스트-실리콘·물리설계팀과 협업; 기존 검증 인프라·방법론 개선 및 포스트-실리콘 피드백 반영; 주니어 엔지니어 멘토링 및 기술 리드 역할 수행
자격 요건
학사(전기공학·컴퓨터공학·컴퓨터과학 등 STEM) 이상; ASIC/FPGA 설계 검증 경력 5년 이상(우대: 총 8년 이상 및 대학원 학위); UVM 및/또는 Formal 기반 검증 아키텍처 경험; AMBA(AXI/AXI-S/CHI/APB) 및 UART/SPI/I2C/I3C 등 프로토콜 경험; Synopsys VCS, Cadence Xcelium 등 시뮬레이터 사용 경험; 커버리지 기반 검증, 제약-무작위(constrained-random) 테스트 및 강한 디버깅 능력; Python, TCL, Shell 스크립팅 경험; 우대: C/C++ 기반 프로세서 검증 경험, UPF 저전력 경험, DDR/PCIe/Ethernet/UCIe 경험, 포멀 검증 툴 경험, EDA 도구와 재사용 가능한 테스트벤치 경험
기술 스택
SystemVerilogUVMFormal verificationCoverage-driven verificationConstrained-random testingSynopsys VCSCadence XceliumPythonTCLShell scriptingC/C++AMBA AXI/AXI-S/CHI/APBUARTSPII2C/I3CUPF (Low power)DDRPCIeEthernetUCIeEDA tools3rd party VIP
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