deepx
R&D
정규직(풀타임)대면근무하드웨어·임베디드연구·R&D
AI 요약
DeepX에서 NPU용 SI(신호무결성)/PI(전력무결성) 엔지니어를 채용합니다. 칩·패키지·시스템 보드 전반의 PDN/전력 분석, 고속 인터페이스 신호해석, 칩-패키지-보드 연동 코-시뮬레이션 및 물리적 검증을 통해 NPU의 성능·신호충실도·전력안정성을 보장하는 역할입니다. 고속·대전력 병렬 컴퓨팅 아키텍처의 과도응답 및 디커플링 최적화 경험을 요구합니다.
주요 업무
PDN 및 전력무결성(DC/AC 주파수영역, Target Impedance 프로파일링, 시간영역 과도시뮬레이션) 분석; NPU 과도 전력관리(인러시 전류, di/dt 노이즈 분석 및 완화, 온다이/패키지/보드 레벨 디커플링 최적화); 고속 인터페이스(LPDDR4/5, PCIe Gen4/5, MIPI 등) 신호무결성 시뮬레이션 및 eye/jitter 보장; Chip-Package-Board(CPB) 코-시뮬레이션(CPM 등)으로 크로스톡, EMI/EMC, 열-전기 연계, IR 드랍 평가 및 완화; PCB/패키지 스택업, 고속 라우팅, 디캡 배치 설계가이드 수립 및 최적화 툴 활용; 실험실 측정을 통한 시뮬레이션 상관성 검증(오실로스코프, VNA, TDR 등).
자격 요건
전기·전자공학 학사 이상; 고속 디지털 및 고전력 IC 설계를 위한 SI/PI 분석 실무 5년 이상; 전송선로 이론, S-파라미터, PDN 개념 및 전원 잡음(SSN, DVD) 대한 심층 지식; Ansys(SIwave, HFSS, RedHawk), Cadence Sigrity(PowerSI/PowerDC/OptimizePI), Keysight(ADS, PIPro) 등 산업 표준 시뮬레이션 툴 숙련; SPICE 수준 과도 시뮬레이션 경험 선호; 오실로스코프, VNA, TDR, 액티브 프로브 등 고주파 측정 장비 사용 능력; 우대: 석박사, NPU/GPU급 병렬 아키텍처 전력 설계 경험, LPDDR5x·PCIe Gen5/6 경험, 고급 패키징(Flip-chip/2.5D/3D/SiP) 이해, Python 또는 MATLAB 스크립팅 능력.
기술 스택
Ansys SIwaveAnsys HFSSAnsys RedHawkCadence Sigrity PowerSICadence PowerDCCadence OptimizePIKeysight ADSKeysight PIProSPICEPythonMATLAB오실로스코프VNATDR액티브 프로브LPDDR4LPDDR5LPDDR5xPCIe Gen4PCIe Gen5PCIe Gen6MIPIChip-Package-Board(CPB) 코-시뮬레이션Chip Power Model(CPM)PDN/Target Impedance 분석디커플링(Decap) 전략