deepx
R&D
정규직(풀타임)대면근무하드웨어·임베디드
AI 요약
DEEPX에서 고속 인터페이스 PHY IP의 설계·구현·통합을 담당할 PHY IP Integration 엔지니어를 채용합니다. LPDDR4/5, PCIe Gen4/5, MIPI D-PHY/C-PHY 등 고속 인터페이스에 대한 PHY 설계 및 SI/PI 시뮬레이션, 실리콘 브링업 및 디버깅, 외부 IP 벤더/파운드리 협업을 수행합니다. 최소 5년 이상의 고속 아날로그/믹스드신호 또는 PHY 관련 RTL 설계 경험과 Verilog/SystemVerilog 역량을 요구하며, 5nm/7nm급 공정 경험, 테이프아웃/실리콘 검증 경험, Tcl/Python/Perl 스크립팅 능력이 우대됩니다. 정규직(풀타임), 주 5일(09:00-18:00) 근무, 3개월 수습 적용(급여 동일).
주요 업무
고속 인터페이스 PHY IP(LPDDR4/5, PCIe Gen4/5, MIPI D-PHY/C-PHY 등)의 설계·구현·통합, SI/PI 시뮬레이션 수행, 실리콘 브링업 및 포스트-실리콘 검증·디버깅·특성화, 외부 IP 벤더 및 파운드리와의 기술 협업 및 성능 최적화, PHY 제어 로직의 RTL 설계 및 합성, 설계 자동화 및 데이터 분석을 위한 스크립트 작성.
자격 요건
학사/석사/박사(전기·전자·컴퓨터공학 등), 최소 5년 이상 고속 아날로그/믹스드신호 설계 또는 PHY 관련 RTL 설계 경험, DDR/PCIe/MIPI/USB 등 고속 인터페이스 프로토콜에 대한 깊은 이해, Verilog/SystemVerilog 및 로직 합성 경험, SI/PI 시뮬레이션 및 복잡한 믹스드신호 문제 디버깅 능력. 우대: 7nm/5nm 등 첨단 공정 경험, 테이프아웃 및 실리콘 검증 경험, ISO 26262/AEC-Q100 친숙, Tcl/Python/Perl 스크립팅 능력, 파운드리/벤더 협업 경험.
기술 스택
LPDDR4LPDDR5DDRPCIe Gen4PCIe Gen5MIPI D-PHYMIPI C-PHYUSBVerilogSystemVerilogRTLLogic synthesisSI/PI 시뮬레이션TclPythonPerl5nm7nmTape-out/실리콘 검증