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Experienced Logic Design Engineer

정규직(풀타임)대면근무백엔드

AI 요약

Ethernet Silicon Engineering 그룹에서 IPU 및 NIC용 대규모 네트워킹 칩 설계를 담당할 Logic Designer(논리/RTL 설계자)를 채용합니다. 아키텍처부터 테이프아웃까지 전체 설계 사이클을 리드하며 아키텍처, 검증, 백엔드, 펌웨어, 소프트웨어, SoC팀과 협업합니다. 최소 7년 이상의 칩 설계 경험과 SystemVerilog/Verilog 역량을 요구하며 이스라엘 페타티크바에서 온사이트 근무합니다.

주요 업무

IPU 및 NIC 등 데이터센터용 네트워킹 칩의 논리/RTL 설계 전 과정(아키텍처→설계→테이프아웃) 주도; 아키텍처, 검증, 백엔드, 펌웨어, 소프트웨어, SoC 팀과 긴밀한 협업; 최신 실리콘 기술 및 공정 기반 대규모 네트워킹 설계 수행.

자격 요건

학사(전기공학 또는 컴퓨터공학) 이상; 최소 7년 이상의 칩 설계 경험; SystemVerilog 또는 Verilog 사용 경험; 문제 해결 능력 우수; 원활한 커뮤니케이션 및 팀워크; 높은 업무 동기.

기술 스택

SystemVerilogVerilogRTL 설계테이프아웃(Tape-out)LINTCDCRDCSDCSynthesis 도구(기초 지식)PerlPython
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