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Senior Physical Design Engineer STA

정규직(풀타임)대면혼합근무하드웨어·임베디드

AI 요약

Intel의 Physical Design Timing Engineer로서 SoC/ASIC/Hard-IP의 타이밍 분석·최적화, 타이밍 클로저, 클록 네트워크 최적화 및 PVT 조건 기반 검증을 수행하는 경력직 포지션입니다.

주요 업무

Partition 및 IP 레벨에서 타이밍 분석과 최적화 수행. 타이밍 제약 생성 및 검증, SoC 전반의 타이밍 위반 해결. 타이밍 롤업 및 기능/성능/전력 목표 충족 확인. 성능·전력 최적화 클록 네트워크 개발. 고품질 타이밍 모델 방법론 수립, PVT 조건 정의, 아키텍처/클록/로직 팀과 협업하여 통합 및 클록 네트워크 검증, 타이밍 클로저 리뷰 지원.

자격 요건

전기공학, 전자공학 또는 관련 전공의 학사/석사 학위. 학사 기준 4년 이상, 석사 기준 3년 이상 SoC 타이밍 분석 및 최적화 경험. Static Timing Analysis, timing budgeting, timing constraint adaptation, clock network optimization 역량. timing models, PVT conditions, timing rollups 관련 방법론 이해.

기술 스택

Static Timing AnalysisTiming BudgetingTiming Constraint AdaptationClock Network OptimizationPVT ConditionsTiming ModelsTiming RollupsSoCGDSIIRTL/Netlist

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